Library IEEE

SEJARAH VHDL

VHDL awalnya dikembangkan atas perintah dari AS Departemen Pertahanan dalam rangka untuk mendokumentasikan perilaku ASICS bahwa perusahaan pemasok yang termasuk dalam peralatan.  Artinya, VHDL dikembangkan sebagai alternatif untuk besar, manual kompleks yang dikenakan detail implementasi khusus. . Gagasan untuk dapat mensimulasikan dokumentasi ini begitu jelas menarik bahwa simulator logika dikembangkan yang dapat membaca file VHDL.  Langkah selanjutnya adalah pengembangan sintesis logika alat yang membaca VHDL, dan output definisi pelaksanaan fisik sirkuit.  alat sintesis modern dapat mengekstrak RAM , counter , dan blok aritmatika keluar dari kode, dan menerapkannya sesuai dengan apa yang user menentukan. Dengan demikian, kode VHDL yang sama dapat disintesis berbeda untuk daerah terendah, terendah daya konsumsi, clock speed tertinggi, atau persyaratan lainnya.
VHDL banyak meminjam dari bahasa pemrograman di kedua konsep (misalnya, notasi slice untuk bagian pengindeksan sebuah array dimensi satu) dan sintaks .VHDL memiliki konstruksi untuk menangani paralelisme yang melekat dalam desain perangkat keras, tetapi konstruksi (proses) berbeda dalam sintaks dari paralel dengan konstruksi di Ada (tugas). Like Ada, VHDL is strongly typed and is not case sensitive . Seperti Ada, VHDL sangat diketik dan tidak sensitif huruf .
Ada banyak fitur dari VHDL yang tidak ditemukan di Ada, seperti set diperpanjang operator Boolean termasuk nand dan juga, untuk secara langsung merupakan usaha yang umum di hardware.  VHDL juga memungkinkan array untuk diindeks di kedua arah (menaik atau menurun) karena kedua konvensi digunakan dalam perangkat keras, sedangkan Ada (seperti kebanyakan bahasa pemrograman) menyediakan naik pengindeksan saja.. Alasan kesamaan antara kedua bahasa adalah bahwa Departemen Pertahanan yang diperlukan sebanyak mungkin sintaks harus didasarkan pada Ada, untuk menghindari re-inventing konsep yang telah diuji secara menyeluruh dalam pengembangan Ada
. Versi awal VHDL, dirancang untuk IEEE standar 1076-1987 , termasuk berbagai jenis data, termasuk numerik ( integer dan real ), logis ( bit dan boolean ), karakter dan waktu , ditambah dengan array dari disebut bit_vector bit dan karakter disebut string .
Suatu masalah tidak diselesaikan dengan edisi ini, bagaimanapun, adalah "multi-nilai logika", dimana drive's kekuatan sinyal (tidak kuat, lemah atau) dan nilai-nilai yang tidak diketahui juga dipertimbangkan.  Ini diperlukan standar IEEE 1164 , yang mendefinisikan nilai logika jenis-9: std_ulogic skalar dan vektor std_ulogic_vector versinya.
Isu kedua IEEE 1076 , pada tahun 1993, membuat sintaks lebih konsisten, memungkinkan fleksibilitas yang lebih dalam penamaan, memperluas character tipe untuk memungkinkan ISO-8859-1 karakter yang dapat dicetak, menambahkan xnor operator, dll
Perubahan kecil dalam standar (2000 dan 2002) menambahkan gagasan jenis dilindungi (mirip dengan konsep kelas di C + +) dan dihapus beberapa pembatasan dari aturan pemetaan pelabuhan.
Selain standar IEEE 1164, standar beberapa anak diperkenalkan untuk memperluas fungsi bahasa.  IEEE 1076,2 standar ditambahkan penanganan lebih baik dari tipe data yang nyata dan kompleks.
IEEE 1076,3 standar diperkenalkan signed dan unsigned jenis operasi aritmatika untuk memfasilitasi dalam vektor.IEEE 1076,1 standar (dikenal sebagai VHDL-AMS ) yang disediakan-sinyal rangkaian desain ekstensi dan campuran analog.
Beberapa standar lain mendukung penggunaan VHDL lebih luas, terutama VITAL (VHDL Inisiatif Menuju Perpustakaan ASIC) dan microwave ekstensi desain sirkuit.
Pada bulan Juni 2006, Komite Teknis VHDL Accellera (dilimpahkan oleh IEEE untuk bekerja pada update berikutnya standar) menyetujui disebut Draft 3.0 dari VHDL-2006.  Tetap menjaga kompatibilitas penuh dengan versi yang lebih tua, ini standar yang diusulkan memberikan banyak ekstensi yang membuat tulisan dan mengelola kode VHDL lebih mudah. Perubahan utama meliputi penggabungan standar anak (1164, 1.076,2, 1.076,3) ke standar 1076 utama, satu set diperpanjang operator, sintaks yang lebih fleksibel 'kasus' dan 'menghasilkan' laporan, penggabungan VHPI (interface untuk C / C + + bahasa) dan subset dari PSL ( Properti Spesifikasi Bahasa ). Perubahan ini harus meningkatkan kualitas kode VHDL disintesis, membuat testbenches lebih fleksibel, dan memungkinkan penggunaan lebih luas deskripsi VHDL untuk sistem-tingkat.
In February 2008,  Pada bulan Februari 2008, Accellera disetujui VHDL 4.0 juga informal dikenal sebagai VHDL 2008, yang ditujukan lebih dari 90 masalah ditemukan selama masa uji coba untuk versi 3.0 dan ditingkatkan termasuk jenis generik. In 2008, Accellera dirilis VHDL 4.0 untuk IEEE untuk pemungutan suara atas penyertaan dalam IEEE 1076-2008.  Standar VHDL IEEE 1076-2008 telah disetujui oleh RevCom pada bulan September 2008.



SUMBAR :
•    http://en.wikipedia.org/wiki/VHDL
•    www.google.com